1、不是华为独有，更不是华为首次提出，这已经是全球半导体行业的重要共识方向之一。真正准确的说法应该是，华为是在把全球后摩尔时代已有的大趋势，正式概括成自己的战略叙事与理论框架。因为7、5、3、2纳米之后，平面缩微越来越难，整个行业都在想办法缩短数据移动距离，全球大厂都在做3D堆叠、Chiplet、HBM、混合键合、先进封装、光互连、Unified Memory、片上网络优化等。技术可能有差别，但理念、方向一致。
2、宣称不宣称啥不知道，但是，2纳米基础上的堆叠，难度与功效都会远远超过7纳米基础上的堆叠，时间优化不是替代先进制程，而是叠加在先进制程之上的好上加好。如果A公司做出7纳米+堆叠，B公司做出2纳米+堆叠，肯定.....算了，我还是用通常吧，通常B公司要比A公司强很多。如果台积电做出，是的，我认为台积电还是会大幅度领先，是不是代差见仁见智了。
3、目前公开信息看，没有证据表明华为掌握了在整个时间缩微路线的排他性专利。因为“时间优化”本身太宽泛，本来就是整个行业几十年都在做的事。不可能有人垄断“优化时间”这个概念。华为当然会有某些具体实现专利，例如特定封装结构、特定互连方案、特定布局、特定算法等等，但不可能谁以后搞3D堆叠都给华为交专利费，即使同样路线，除非用到了华为已申请专利的具体技术。摩尔定律也没有谁收到过一分钱专利费，这种抽象的概念表述不具有专利性质。
4、越先进制程，通常功耗越低，所以更适合堆叠。堆叠复杂度极高，一层坏，可能整块都废。对对准精度、材料缺陷、热应力等方面要求极高。堆叠不是免费午餐，很多时候，制造难度甚至超过平面缩微，更依赖先进制程。所以良率与经济性，在什么基础上能够得到保证，是不难想象出来的。

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